FPGAを用いたRLSアダプティブアレーの実装と評価

RLSアダプティブアレーアルゴリズムをFPGAに実装するとともに、シストリックアレー構成による処理速度の向上と回路構成の見直しにより、回路規模の大幅な削減を実現した。なお、本研究は横浜国立大学大学院 工学研究院 知的構造の創生部門 新井研究室（新井 宏之教授）との共同研究により実施した。